目标阻抗计算

Z_target = (Vdd × ripple%) / I_transient — 基于 PDN 预算理论

参数输入
QC VDD_CPU
0.9V / 5A QC VDD_MEM
1.2V / 2A PVDD_12V
12V / 1A 通用 3.3V
3.3V / 0.5A 1.8V IO
1.8V / 0.2A
计算公式
Z_target = Vdd × ripple% / ΔI
C_req(f) = 1 / (2π × f × Z_target)
C_actual = C_req × (1 + margin%)
90.0
mΩ
目标阻抗 Z_target
有效频段
1MHz ~ 1GHz
PDN 裕量后
75.0 mΩ
各频段所需电容量
频率 Z_target 所需总电容 (理论) 考虑损耗 (实际) 推荐容值 推荐方案

单电容阻抗曲线

RLC 串联模型 — Z(f) = √(ESR² + (2πfL - 1/2πfC)²)

封装快速选择
分析结果
谐振频率
—
最低阻抗
—
有效频段 (Z < Z_target)
—
Z_target 已从模块一同步：— mΩ
纹波电流额定值检查
阻抗曲线 Z_target 谐振点

多电容并联优化

Z_total = 1 / Σ(1/Z_i) — 最多 8 个电容组

预设方案
QC CPU PDN DDR4/LPDDR5 VDD 通用 3.3V 高频 IO 1.8V
电容列表
容值(nF) ESR(mΩ) ESL(pH) 数量 纹波电流
合成 Z_target
自动分析报告
添加电容后自动生成报告

PCB 封装 ESL 估算

JEDEC 近似公式 — 过孔 + 走线 + 电容内部 ESL 分解

PCB 参数
🔺 上焊盘 (VCC 侧)
🔻 下焊盘 (GND 侧)
ESL 分解结果
—
pH
总 ESL（电容 + 走线 + 过孔）
联动操作

将估算的总 ESL 应用到其他模块的电容参数

优化建议

Qualcomm 平台 PDN 参考

CQ8750S / SM8650 系列标准去耦方案参考

以下数据仅供参考，实际设计请以 Qualcomm 官方 RDR（参考设计）和 PDN Analyzer 报告为准。
CQ8750S VDD_CPU
Kryo Prime Core — 超高性能 PDN 要求
供电电压：0.85V (DVS: 0.7~1.0V)
最大电流：~15A (瞬态峰值)
Z_target：< 2mΩ @100MHz
PMIC：PM8550VE — 集成去耦
推荐 MLCC 方案：
  • 100μF × 2 — 0402, X5R (低频去耦)
  • 10μF × 4 — 0402, X5R (中频段)
  • 100nF × 8 — 0201, C0G (100MHz区段)
  • 10nF × 4 — 01005, C0G (>500MHz 高频)
板级注意事项：
  • 电源平面完整性：无分割
  • 背钻过孔消除 stub 效应
  • 电容靠近 CPU BGA 摆放
  • 01005 建议正反双面放置
CQ8750S LPDDR5 VDD
LPDDR5X 存储器供电 — 宽频段低阻抗
供电电压：1.1V
最大电流：~4A (突发)
Z_target：< 5mΩ @500MHz
关键频段：100MHz ~ 1GHz
推荐方案：
  • 10μF × 4 — 0402, X5R
  • 100nF × 8 — 0201, C0G
  • 10nF × 4 — 01005, C0G
特殊考虑：
  • LPDDR5 burst 模式电流尖峰处理
  • Vddq 与 Vdd 共用去耦策略
  • 靠近存储器 package 放置
PVDD_12V 相机供电
Camera ISP + Sensor 供电 — 低频大电容
供电电压：12V
最大电流：~0.5A (稳态) / 1A (峰值)
Z_target：< 50mΩ @10MHz
关键频段：1MHz ~ 100MHz
推荐方案：
  • 100μF × 1 — 0402/0603, X7R
  • 10μF × 2 — 0402, X5R
  • 1μF × 4 — 0402, X5R
注意事项：
  • 高压 MLCC 直流偏压降额 50%+
  • X7R 12V 100μF 需考虑实际容值
  • EMI 滤波器优先于电容
VDD_1V8 IO
GPIO / UART / SPI 接口供电
供电电压：1.8V
最大电流：~0.2A (总线活跃)
Z_target：< 10mΩ @100MHz
关键频段：1MHz ~ 200MHz
推荐方案：
  • 10μF × 2 — 0402, X5R
  • 100nF × 4 — 0201, X5R
注意事项：
  • IO 电源通常可接受较高纹波
  • 每个 IO 组独立去耦
  • MIPI / LVDS 接口需更严格处理

MLCC DC偏置容值折减分析

DC Bias Derating — 实际工作电压下的有效容值计算

MLCC 电容在直流偏置下容值会显著下降（X5R 在额定电压下可跌落 50~80%）。设计时必须以实际工作电压下的有效容值计算，而非标称值。
参数输入
—
μF
有效容值 C_eff
—
容值保留率
—
折减量
选择参数后查看建议
DC偏置折减曲线
C0G/NP0 X7R X5R Y5V 当前工作点
X轴：Vdc/Vr 比值；Y轴：容值保留百分比（%）

去耦电容 BGA 布局指南与有效半径计算

基于电磁波传播模型 · 距离越近效果越好

模块A：去耦有效半径计算
公式：R_eff = c₀ / (4 × f_max × √εr)，实际值 = 理论值 × 0.3（走线 ESL 影响）
CPU核心
500 MHz DDR
200 MHz RF射频
1000 MHz 低频去耦
100 MHz
理论有效半径
—
实际有效半径（×0.3修正）
—
输入频率后自动显示结论
电容值与频率对应（交互高亮）
左侧输入频率后，对应推荐容值行自动高亮
频率范围推荐电容值封装/说明
DC ~ 10 MHz 10 ~ 100 μF 钽电容 / 铝电解
1 ~ 100 MHz 100 nF ~ 1 μF MLCC 0402 / 0603
10 ~ 500 MHz 1 ~ 100 nF MLCC 0402 或 0201
> 500 MHz 100 pF ~ 1 nF 0201，尽量靠近 IC
> 1 GHz 平面电容（PCB内层） 无法用分立元件
模块B：BGA 去耦布局黄金规则
规则1：电容放置优先级（近 = 好）
距离越近，ESL 越小，去耦效果越好
第1优先 BGA 焊球正下方（背面，球下打孔）
第2优先 BGA 周围 1 mm 以内
第3优先 BGA 周围 2 ~ 5 mm
无效区域 > 5 mm 的电容对 >100 MHz 去耦基本无效
规则3：并联谐振（反谐振）避免
不同容值电容并联会在中间频率产生阻抗峰
危险组合：100μF（铝电解）‖ 100nF（MLCC），约 1 MHz 处产生反谐振峰
  • 解决方案1：两级电容间加 10Ω 阻尼电阻（牺牲部分效果换稳定）
  • 解决方案2：相邻容值比 ≤ 100:1（减小反谐振峰幅度）
  • 推荐：100μF → 1μF → 100nF → 10nF 分级逐步过渡
规则4：Via 到电容的走线规范
走线和 via 是 ESL 的主要来源
Via 孔径：8 mil（0.2 mm）钻孔，实心铜填充（降低 ESL）
走线宽度：≥ 2× 电容宽度（0402 用 8 mil，0201 用 6 mil）
电容到 via：< 0.5 mm 为佳，每个电容单独 via 更好
背钻效果：使用背钻（Back-drill）消除 via stub，可降低 ESL 30~50%
布局检查清单
BGA 去耦电容 Layout Review 要点
  • ✅ 最近的去耦电容距 BGA < 1 mm
  • ✅ 高频小值电容（100pF）靠近电源 pin，低频大值（10μF+）稍远
  • ✅ 电容两端 via 为独立 via，不共用电源 via
  • ✅ 相邻容值比不超过 100:1，避免反谐振
  • ✅ VCC 和 GND via 对称分布在电容两端
  • ⚠️ > 5 mm 位置的电容对 >100 MHz 去耦无实际意义
  • ⚠️ 避免将所有电容堆在 BGA 单侧（不均匀分布）